Immernoch ist die Speicheranbindung zwischen CPU und RAM eines der am Performance-beeinträchtigendsten Nadelöhre in der Mainboard-Infrastruktur. Intel nimmt sich pünktlich zur IDF (Intel Developers Form) diesem Problem an.
Einerseits würden Computerhersteller den Speicher zukünftig als Einheit zusammen mit der CPU kaufen und andererseits würde damit der Speichercontroller als Leistungsbremse eliminiert werden. Der vorgestellte Prototyp erreicht, da jeder Core auch jeden integrierten Speicherchip ansprechen kann, eine Bandbreite von 1 Terabyte per Sekunde. Justin Rattner hält TSV für einen größeren Schritt als 80 Prozessorkerne auf einem Stück Silizium zu vereinen.
Die Entwicklung von TSV wird noch viel Zeit benötigen und der verbaute SRAM ist noch sehr teuer. Als nächster Schritt sind Versuche mit DRAM geplant. "Wir sind noch in der Entwicklungsphase", sagte Rattner. "Wir haben in den nächsten Jahren noch viel Arbeit vor uns."
Torsten0
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